1．用D触发器构成异步3位二进制加/减计数器。
(1) 使用D触发器（74LS74）设计具有清零功能的异步3位二进制加法计数器，并连线。
(2) 进行清“0”，观察各发光灯是否全暗。
(3) 计数操作：在计数器时钟输入端接实验箱的单脉冲信号,按动单脉冲微动开关，每按动一次观察并 记录各显示灯的显示情况。
(4) 观察波形，在计数器时钟输入端接实验箱的1KHz连续脉冲，用双踪示波器观察触发器各输出端输出 波形。画出时序图。
（5）将低位触发器的Q端与高一位的时钟端相连接，构成一个3位二进制减法计数器,并输入脉冲信号重 新观察各指示灯的显示情况。
2．集成计数器74LS161和74LS192逻辑功能测试。
选取74LSl61和74LS192各一片，按表二、表三测试其逻辑关系。其中计数脉冲由单脉冲源提供，清零端、置数端、数据输入端、使能控制端分别接逻辑开关，计数输出端及进（借）位输出端接显示灯。
3．同步计数器任意进制(M)的获得。
（1）用置数法设计一个6进制（M=6），有效状态为1到6的加法计数器。分别采用74LS161和74LS192设计，并用1Hz CP脉冲观察计数结果。
（2）用复位法设计一个12进制（M=12），有效状态为0到11的加法计数器。采用74LS192设计，并用1Hz CP脉冲观察计数结果。
（3）用两片74LS192设计一个100以内的十进制循环减法计数器。要求：可在循环计数过程中随时设定减 法初始值。输入1Hz连续计数脉冲，输出接实验箱的数码管，观察计数结果。
4．计数器应用。
(1)用计数器74LS161和译码器74LS138构成顺序脉冲发生电路（即电路输出端依次输出正或负脉冲号）。
(2)设计一个定时时间不大于99秒的减计时（如从59秒到0秒）的定时器。要求可用电平开关任意设定定时起始时间并可在定时过程中实时显示剩余时间，可以通过电平开关控制暂停定时或继续计时，当定时时间到时（即定时器到0时），定时器停止工作，并发出报警信号（使一个指示灯点亮）。可采用实验箱上的1Hz脉冲信号作为计数时钟信号。
5.思考用74LS161构成13进制时，有几种方法？画图说明。